HBM堆叠迈向20层，先进封装量测与良率面临硬仗

堆叠层数持续攀升，封装难度同步放大

根据DIGITIMES于2026年9月28日发布的报道，HBM（高带宽存储器）堆叠层数已推进至20层，ASM、ASMPT及KLA等半导体设备厂商正围绕先进封装环节的量测与良率问题展开攻关。该报道以“硬仗”形容当前阶段的技术挑战，显示随着堆叠层数增加，封装制程的复杂度正在显著上升。 HBM是当前AI加速器不可或缺的高带宽存储方案，其制造依赖于将多颗DRAM晶粒垂直堆叠并通过硅通孔（TSV）与微凸块互连。堆叠层数从早期的4层、8层逐步提升至12层乃至更高，每一次层数增加都对对准精度、热管理、测试覆盖率和整体良率提出更严苛的要求。本次新闻确认的核心信息是：20层堆叠已成为业界正在面对的技术节点，量测与良率是其中的关键瓶颈。

量测与良率为何成为焦点

在先进封装流程中，量测环节承担着检测堆叠对准、凸块完整性、TSV连通性以及最终结构缺陷的任务。随着层数增多，中间层的不可见性增强，传统抽样检测手段可能难以充分覆盖所有潜在失效点。ASM、ASMPT及KLA分别在沉积、封装设备和检测量测领域拥有产品线，其技术路线值得关注。 良率问题直接关系成本。HBM堆叠过程中，任何一层出现缺陷都可能导致整颗封装报废，而堆叠层数越高，累计良率损耗越大。因此，量测精度与速度的平衡、在线检测能力的提升，以及良率数据的反馈闭环，可能成为设备厂商竞争的焦点。报道中提及的三家公司如何分工与协作，目前新闻未披露具体细节，有待进一步确认。

对AI与半导体产业的潜在影响

HBM供应能力与AI算力扩张密切相关。AI训练和推理芯片对存储器带宽的需求持续增长，HBM的堆叠层数和良率直接影响到GPU等加速器的出货节奏。如果20层堆叠的量测与良率问题不能有效解决，可能对AI服务器供应链的爬坡速度形成制约。 从产业背景看，先进封装已被视为延续摩尔定律的重要路径之一。SEMI（国际半导体产业协会）在2025年发布的报告中指出，全球先进封装市场规模预计在2025年至2028年间保持约8%至10%的年复合增长率（估算区间，来源：SEMI 2025年报告）。Yole Développement（2024年）则估计，HBM市场在2023年至2029年间的出货量复合增长率可能超过30%（预测数据）。这些背景数据表明，HBM与先进封装的战略重要性正在上升，但本次新闻并未发布任何新的市场数字。 国内半导体产业观察人士可能关注的是，量测与良率环节长期由国际设备厂商主导，国内厂商在先进封装检测领域的切入机会与挑战并存。这一影响方向仍需结合后续产业动态审慎评估。

数据参考

• 本次新闻已确认信息：HBM堆叠层数达20层；ASM、ASMPT及KLA涉及先进封装量测与良率议题；来源为DIGITIMES，2026年9月28日。
• 行业背景参考：SEMI 2025年报告估算，全球先进封装市场2025年至2028年复合增长率约8%至10%（估算区间）。
• 行业背景参考：Yole Développement 2024年预测，HBM出货量2023年至2029年复合增长率可能超过30%（预测数据）。
• 其他具体制程参数、交易金额、设备性能数字：暂缺可核验数据，本次新闻未提供。 #HBM #先进封装 #半导体设备 #AI算力