Chips&Media发布NPU数据压缩IP：AI内存瓶颈或迎缓解新路径

事件核心：压缩IP瞄准NPU内存带宽痛点

据韩国媒体디지털투데이于2026年10月7日报道，芯片IP供应商Chips&Media推出了一款面向NPU的数据压缩IP，宣称可将内存带宽需求最高降低53.5%。这一数字属于本次新闻已确认信息，但其具体测试条件、制程节点、对比基准及适用负载类型，目前暂缺可核验细节，有待进一步确认。 在AI推理与边缘计算场景中，NPU需要频繁访问外部内存以搬运权重和中间激活数据，内存带宽往往成为制约算力利用率的隐性瓶颈。若压缩IP能够在数据进入内存总线前完成高效编码，理论上可减少单位计算所需的数据搬运量，从而在同等带宽下支撑更高吞吐。这一思路与近年来业界流行的“以压缩换带宽”方向一致，但实际收益高度依赖模型结构、数据稀疏性和精度要求。

AI内存墙：带宽与容量的双重约束

AI模型规模持续膨胀，使得内存子系统压力从数据中心延伸至终端设备。行业背景参考数据显示，据Gartner 2024年估算，全球AI半导体收入当年约为710亿美元，并预计到2025年将增长至约920亿美元；IDC 2024年则指出，全球AI服务器市场规模在2024年约为1250亿美元，同比增长超过一倍。这些增长直接拉动了对HBM和高速DRAM的需求。 然而，带宽提升速度仍落后于算力需求。据JEDEC及主要内存厂商公开路线图，HBM3E单堆栈带宽约为1.2 TB/s，HBM4预计进一步提升，但单颗GPU或NPU可用的内存通道数量受封装和成本限制。SEMI 2024年报告显示，全球晶圆厂设备支出中，先进封装与测试环节占比持续上升，反映出产业正试图通过封装创新缓解内存瓶颈。压缩IP若能被集成到NPU数据通路中，可能成为不依赖制程微缩的补充手段。

产业影响：IP授权模式与生态适配

Chips&Media作为视频编解码IP领域的长期供应商，此次将压缩技术延伸至NPU数据路径，可能反映出IP厂商正在寻找AI推理链路中的新价值点。与直接提升内存频率或增加HBM堆栈相比，数据压缩IP的授权模式可能降低芯片设计公司的集成门槛，尤其对边缘AI芯片和移动SoC厂商具有吸引力。 不过，压缩IP的落地效果取决于工具链支持。若压缩/解压缩引入额外延迟或功耗，可能抵消带宽节省带来的收益。此外，不同AI框架对权重和激活数据的格式要求各异，IP需要与NPU指令集和编译器深度协同。这些因素使得该技术对产业的实际影响值得关注，但尚需独立基准测试和客户量产验证。据WSTS 2025年预测，全球半导体市场当年规模约为6970亿美元，其中逻辑与存储贡献主要增量，任何能够缓解内存瓶颈的方案都可能在这一大盘中寻找定位。

数据参考

• 本次新闻已确认数据：Chips&Media NPU数据压缩IP可降低内存带宽需求最高53.5%（来源：디지털투데이，2026年）。
• Gartner 2024年估算：全球AI半导体收入约710亿美元，2025年预计约920亿美元（来源：Gartner，2024年）。
• IDC 2024年数据：全球AI服务器市场规模约1250亿美元，同比增长超过一倍（来源：IDC，2024年）。
• SEMI 2024年报告：全球晶圆厂设备支出中先进封装与测试占比持续上升（来源：SEMI，2024年）。
• WSTS 2025年预测：全球半导体市场规模约6970亿美元（来源：WSTS，2025年预测）。
• JEDEC及内存厂商公开路线图：HBM3E单堆栈带宽约1.2 TB/s（来源：JEDEC/厂商公开资料，2024年）。 #Chips&Media #NPU #内存压缩 #AI芯片