谦合益邦推出全球首款4层3D DRAM存算一体芯片，先进封装赛道再迎突破

事件核心：4层3D堆叠与存算一体如何交汇

据《电子工程专辑》报道，谦合益邦于近期发布了全球首款4层3D DRAM存算一体芯片。这一消息将“3D先进封装”与“存算一体架构”两大技术趋势首次合流于单款产品，引发行业关注。值得注意的是，新闻标题与摘要中确认的公开信息仅为“4层3D DRAM堆叠”和“存算一体”两大技术特征，关于该芯片的具体制程节点、能效比、带宽参数以及商用时间表，均暂缺可核验数据，有待谦合益邦后续披露。 从技术逻辑来看，3D DRAM堆叠长期受制于散热和互连良率，而存算一体则要求存储单元与计算单元在物理距离上尽量贴近。谦合益邦此次将4层DRAM垂直堆叠并与计算逻辑深度融合，意味着其可能已在硅通孔（TSV）或混合键合等关键工艺上取得进展。不过，该芯片采用何种键合方式、层间互连密度以及工作温度范围，新闻中并未公布，行业尚无法据此评估与现有HBM（高带宽存储）产品的直接竞争关系。

产业背景：AI算力饥渴下的存储墙困境

当前AI加速器面临的核心瓶颈之一是“存储墙”效应——计算单元与存储单元之间的数据传输带宽和功耗远超计算本身。据IDC 2025年发布的数据，全球AI半导体市场规模预计在2026年将达到约1600亿美元，其中高带宽存储（HBM）作为AI芯片配套的细分领域，其市场规模在2025年已超过200亿美元，同比增长率接近60%。这一增长趋势与生成式AI模型参数规模的指数级扩张直接相关。 在此背景下，存算一体被视为绕过“存储墙”的潜在路径，但此前多数存算一体芯片集中于SRAM或Flash工艺，较少涉及DRAM。谦合益邦选择以3D DRAM作为存算一体的载体，可能旨在利用DRAM更高的存储密度和接近计算逻辑的堆叠优势。据Yole Group 2025年发布的技术路线图预测，3D DRAM混合键合工艺预计在2027年至2028年间进入主流生产，而谦合益邦若已实现4层堆叠，其工艺进度可能领先于该预测时间表。

竞争格局：先进封装竞赛升温

全球先进封装市场正处于高速扩张期。据SEMI 2025年发布的报告，2024年全球先进封装市场规模约为440亿美元，预计到2028年将增长至580亿美元，年复合增长率约7%。其中，3D堆叠技术是增长最快的细分领域，主要受益于AI芯片对HBM和逻辑-存储异质集成的需求。台积电、三星、英特尔在该领域均已有明确的CoWoS、X-Cube和Foveros技术路线。 谦合益邦作为非头部代工厂商，能够率先推出4层3D DRAM存算一体芯片，其技术实力值得关注，或许已在专利布局或特定供应链环节形成差异化竞争力。但需要指出的是，该芯片目前可能仍处于样品或实验室阶段，距离量产和商业化验证存在较长距离。行业分析师普遍认为，3D堆叠的良率与测试成本是规模化量产的最大挑战，谦合益邦能否突破这一壁垒，有待后续更多产品数据与客户验证结果确认。

未来展望：对AI推理和边缘计算的潜在影响

如果该芯片能够顺利落地，其应用领域可能集中在AI边缘推理、低功耗端侧设备以及需要大容量片上存储的实时处理场景。在端侧AI部署中，主控芯片的功耗预算通常限制在数瓦级别，而3D DRAM存算一体技术有望将数据搬运功耗降低一个数量级。据Gartner 2026年初发布的预测，全球边缘AI芯片出货量将在2027年达到约15亿颗，较2024年的8亿颗增长近一倍，这为新型存储架构提供了可观的市场窗口。 不过，存算一体芯片在编程模型、精度适配以及生态系统兼容性方面仍存在显著门槛。谦合益邦需要联合软件工具链开发商和系统集成商，才能将硬件优势转化为实际部署价值。此外，产能获取——尤其是在先进封装产线紧缺的当下——也是决定该技术能否规模化的关键变量。综合来看，谦合益邦这款全球首款4层3D DRAM存算一体芯片，为行业提供了一个重要的技术观察样本，但其产业化前景仍需谨慎评估。

数据参考

• 2026年全球AI半导体市场规模预计约为1600亿美元（IDC，2025年发布预测）。
• 2025年全球HBM市场规模超过200亿美元，同比增长率约60%（IDC，2025年发布数据）。
• 3D DRAM混合键合工艺预计2027年至2028年进入主流生产（Yole Group，2025年发布技术路线图预测）。
• 2024年全球先进封装市场规模约440亿美元，2028年预计达580亿美元（SEMI，2025年发布报告）。
• 全球边缘AI芯片出货量预计从2024年约8亿颗增长至2027年约15亿颗（Gartner，2026年初发布预测）。 #存算一体 #3D封装 #DRAM #先进封装